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Sanity Check - Schnell zum funktionierenden Layout

CADFEM
Elektromagnetik
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Mit einfachen Mitteln Redesigns von Leiterplatten vermeiden um Ressourcen zu schonen und schneller am Markt zu sein

Bei den heutigen komplexen Elektronik-Baugruppen, ist das Vermeiden von EMV oder SI/PI-Problemen eine anspruchsvolle Aufgabe. Designregeln sind die Grundlagen für alles, eine sichere Bewertung eines Designs wird erst durch automatische simulationsgestützte Überprüfungen ...

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Übersicht
Zielgruppe:
Anwender, Entscheider, Allgemein Interessierte
Voraussetzungen:
keine
Nutzen:

​Entwicklungszeiten reduzieren und Ressourcen effektiver nutzen

Anwendungen:
Hochfrequent
Verwendete Software:
ANSYS SIwave
Zielgruppe
Anwender, Entscheider, Allgemein Interessierte
Voraussetzungen
keine
Nutzen

​Entwicklungszeiten reduzieren und Ressourcen effektiver nutzen

Anwendungen
Hochfrequent
Verwendete Software
ANSYS SIwave
Kein passendes Datum? Sie finden kein für Sie passendes Datum oder wünschen sich eine individuelle Schulung in einem unserer Büros oder in Ihren Räumlichkeiten? Wir unterbreiten Ihnen gerne ein Angebot.

Unser Angebot im Detail

Erkennen/Beheben von Resonanzen im Stromversorgungssytem

Kontrolle der Impedanz angepassten Signalnetze

Ermittlung von Übersprechen zwischen Signalnetzen

Bei den heutigen komplexen Elektronik-Baugruppen, ist das Vermeiden von EMV oder SI/PI-Problemen eine anspruchsvolle Aufgabe. Designregeln sind die Grundlagen für alles, eine sichere Bewertung eines Designs wird erst durch automatische simulationsgestützte Überprüfungen möglich.

Dabei ist es notwendig, Bereiche mit Impedanz-Fehlanpassung (z. B. Routing über Schlitze, Padstacks/Antipads …) und Übersprechen von Signalen im Design zu identifizieren. Schon das Verletzen einer Impedanzvorgabe bei der Clockleitung eines Speicherbausteins, kann zur Folge haben, dass das gesamte Design nicht in Betrieb genommen werden kann. Desweiteren können viele EMV Effekte durch geschickte Vermeidung von Resonanzen im Versorgungsnetzwerk unterdrückt werden.

In diesem Webinar wird der Sanity Check vorgestellt, bei dem durch gezielte Verwendung von automatischen, simulationsgestützten Checks, das Risiko von Redesign um mind. 70% reduziert wird. Durch einfach handhabbare und erprobte Vorgehensweisen wird das Risiko SI/PI und EMV-Probleme erst nach Erstellung eines Prototyps zu erkennen, deutlich geringer. Auf diese Weise lassen sich Entwicklungszeiten berechenbarer planen und einhalten.

PCB Layouter/Designer,Hardwareentwickler, Abteilungsleiter Entwicklung

CADFEM Experte
CADFEM GmbH, Grafing

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Ergänzende Angebote

Für den schnellen Einstieg in die Simulation sind die richtige Aus-/Weiterbildung, Hardware und ergänzende Softwareprodukte der Schlüssel zum Erfolg